Bundespatentgericht:
Beschluss vom 9. Dezember 2003
Aktenzeichen: 23 W (pat) 53/01

(BPatG: Beschluss v. 09.12.2003, Az.: 23 W (pat) 53/01)

Tenor

Die Beschwerde der Einsprechenden wird zurückgewiesen.

Gründe

I Auf die am 26. Mai 1997 eingereichte Patentanmeldung hat die Prüfungsstelle für Klasse H 05 K des Deutschen Patent- und Markenamts das nachgesuchte Patent 197 21 935 mit der Bezeichnung "Chipträgeranordnung" (Streitpatent) erteilt. Die am 10. Dezember 1998 veröffentlichte Patentschrift enthält 16 Ansprüche. In der Beschreibung ist eine in der Zeichnung dargestellte Ausführungsform der Chipträgeranordnung geschildert, anhand deren die Erfindung näher erläutert wird.

Nach Prüfung eines für zulässig erklärten Einspruchs, der am 10. März 1999 beim Deutschen Patent- und Markenamt eingegangen war, hat die Patentabteilung 34 des Deutschen Patent- und Markenamts das Patent mit Beschluss vom 31. Juli 2001 in vollem Umfang aufrechterhalten.

Zur Begründung ist ausgeführt, dass der Gegenstand des erteilten Patentanspruchs 1 gegenüber dem von der Einsprechenden geltend gemachten Stand der Technik nach den Entgegenhaltungen D1 US-Patentschrift 5 381 039 D2 US-Patentschrift 4 729 061 D3 japanische Offenlegungsschrift 8-330704 mit englischsprachiger Computerübersetzung des JPO D4 G. Herrmann et al., Handbuch der Leiterplattentechnik, Band 2: Neue Verfahren, Neue Technologien, 1. Auflage, Eugen G. Leuze-Verlag Saulgau, 1991, Seiten 111 bis 120 D5 deutsche Offenlegungsschrift 195 35 705 und D6 deutsche Offenlegungsschrift 35 38 933 neu sei und auf einer erfinderischen Tätigkeit beruhe.

Gegen den vorgenannten Beschluss richtet sich die Beschwerde der Einsprechenden.

Sie hat in der mündlichen Verhandlung die Auffassung vertreten, dass der Gegenstand des erteilten Patentanspruchs 1 dem Fachmann bei einer Zusammenschau der als nächstliegend angesehenen Entgegenhaltung D2 mit einer der oben genannten Entgegenhaltungen D5, D6 oder der - erstmals im Beschwerdeverfahren genannten - Entgegenhaltung D7 PCT-Offenlegungsschrift WO 96/25763 nahegelegt sei.

Die Einsprechende stellt den Antrag, den Beschluss der Patentabteilung 34 des Deutschen Patent- und Markenamts vom 31. Juli 2001 aufzuheben und das Patent zu widerrufen.

Die Patentinhaberin stellt den Antrag, die Beschwerde zurückzuweisen.

Sie vertritt die Auffassung, dass der Gegenstand des erteilten Patentanspruchs 1 durch den nachgewiesenen Stand der Technik nach den og Entgegenhaltungen D1 bis D7 nicht patenthindernd getroffen sei.

Der geltende erteilte Patentanspruch 1 hat folgenden Wortlaut:

"Chipträgeranordnung, bestehend aus einem zumindest einen Chip (1) tragenden Substrat (2) und einer Leiterplatte (4), wobei das Substrat (2) mit einer seiner beiden Hauptflächen der Unterseite (6) der Leiterplatte (4) zugeordnet und an dieser befestigt ist und dass in der Leiterplatte (4) zumindest eine Ausnehmung (8) vorhanden ist, in der zumindest ein Chip (1) zu liegen kommt, und dass der Chip (1) auf seiner dem Substrat (2) abgewandten Kopfseite mehrere Bondflächen aufweist, die jeweils über einen Bondleiter (10) elektrisch leitend mit einer auf der Oberseite (5) der Leiterplatte (4) vorhandenen Leiterbahn (7) in Verbindung stehen, und dass die Bondleiter (10) gänzlich mit einer aus Isolierstoff bestehenden Vergussmasse (15) umgeben sind, und dass das Substrat (2) auf seiner der Unterseite (6) der Leiterplatte (4) zugeordneten Hauptfläche (3) mehrere elektrische Leiterstrecken (13) aufweist, die jeweils einerseits elektrisch leitend mit einer ersten Kontaktstelle (12) und andererseits mit einer zweiten Kontaktstelle (14) zumindest eines Kontaktpartners in Verbindung stehen, und dass eine Vielzahl von ersten Kontaktstellen (12) an der Fußseite des Chip (1) vorhanden sind, über die der Chip (1) zusätzlich elektrisch leitend mit den elektrischen Leiterstrecken (13) des Substrates (2) in Verbindung steht."

Wegen der geltenden erteilten Unteransprüche 2 bis 16 wird auf die Streitpatentschrift und wegen der weiteren Einzelheiten auf den Akteninhalt verwiesen.

II.

Die zulässige Beschwerde der Einsprechenden ist nicht begründet. Den Lehren der erteilten Patentansprüche 1 bis 16 stehen Schutzhindernisse nicht entgegen. Insbesondere halten sie sich im Rahmen der ursprünglichen Offenbarung (§ 38 PatG), sind gewerblich anwendbar (§ 1 Abs 1 iVm § 5 PatG) und werden vom nachgewiesenen Stand der Technik nicht patenthindernd getroffen (§ 1 Abs 1 iVm § 3 und § 4 PatG).

1.) Gegen die nach ständiger höchstrichterlicher Rechtsprechung (vgl hierzu BGH GRUR 1977, 740 liSp letzter Abs - "Tabakdose" mwNachw.) seitens des Senats auch im Beschwerdeverfahren von Amts wegen zu überprüfende - von der Patentinhaberin im übrigen nicht bestrittene - Zulässigkeit des Einspruchs bestehen keine Bedenken.

2.) Gegen die Zulässigkeit der erteilten Patentansprüche 1 bis 16 bestehen keine Bedenken. So stützt sich der erteilte Patentanspruch 1 inhaltlich auf die ursprünglichen Ansprüche 1, 4 und 7 iVm der ursprünglichen Beschreibung des Ausführungsbeispiels auf S 3 vorle Abs le Satz bis S3 le Abs erster Satz (hinsichtlich der Ausbildung von mehreren Bondflächen auf der Kopfseite des Chips und einer Vielzahl von Kontaktstellen an der Fußseite des Chips, über die der Chip zusätzlich elektrisch leitend mit den elektrischen Leiterstrecken des Substrates in Verbindung steht), wobei der verwendete Begriff "Vielzahl von ... Kontaktstellen" ersichtlich als Synonym zu "mehrere ... Kontaktstellen" auszulegen ist. Die erteilten Ansprüche 2 bis 16 entsprechen inhaltlich den ursprünglichen Ansprüchen 3, 2, 5, 6 und 8 bis 18 (in dieser Reihenfolge).

Die Zulässigkeit der erteilten Patentansprüche 1 bis 16 ist im übrigen von der Einsprechenden nicht in Frage gestellt worden.

3.) Der Patentgegenstand nach dem erteilten (einteiligen) Anspruch 1 geht nach der Beschreibungseinleitung (Streitpatentschrift Sp 1 Abs 3) von einer aus der US-Patentschrift 4 729 061 (=D2) bekannten Chipträgeranordnung aus,

- die aus einem zumindest einen Chip (154 - Fig.10) tragenden Substrat (PC board 30) und einer Leiterplatte (PC board 10) besteht,

- wobei das Substrat (30) mit einer seiner beiden Hauptflächen der Unterseite der Leiterplatte (10) zugeordnet und an dieser befestigt ist (..."bonded together to form a two layer composite"...- Sp 4 Z 17 bis 21),

- wobei in der Leiterplatte (10) zumindest eine Ausnehmung (cavity 18) vorhanden ist, in der zumindest ein Chip (154) zu liegen kommt,

- wobei der Chip (154) auf seiner dem Substrat (30) abgewandten Kopfseite mehrere Bondflächen aufweist, die jeweils über einen Bondleiter elektrisch leitend mit einer auf der Oberseite der Leiterplatte (10) vorhandenen Leiterbahn (14,16) in Verbindung stehen ("wire bonded") und die Bondleiter gänzlich mit einer aus Isolierstoff bestehenden Vergussmasse (encapsulant 158) umgeben sind (vgl Fig. 10), und - wobei das Substrat (30) auf seiner der Unterseite der Leiterplatte (10) zugeordneten Hauptfläche mehrere elektrische Leiterstrecken (32,172) aufweist, die jeweils einerseits elektrisch leitend mit einer ersten Kontaktstelle und andererseits mit einer zweiten Kontaktstelle zumindest eines Kontaktpartners in Verbindung stehen (vgl hierzu auch die diesbezügliche Bezeichnung des Substrats als "printed circuit (PC) board 30"), vgl dort insbesondere Fig. 1 bis 10 mit zugehöriger Beschreibung Sp 4 Z 17 bis Sp 7 Z 35.

Die auf dem Substrat (30) ausgebildete flächige Kupferschicht (32), auf die der Chip an seiner Fußseite gebondet ist, dient bei dieser bekannten Chipträgeranordnung der Wärmeableitung und kann, falls gewünscht, auch einen elektrischen Kontakt - üblicherweise den Massekontakt - bilden, nämlich über die Leiterbahn (16 - Fig. 3) und die "Wandsteiger" (cavity wall metal coating 20) in der Ausnehmung (18) der Leiterplatte (vgl Sp 4 Z 65 bis Sp 5 Abs 1).

Als nachteilig bei diesem Stand der Technik wird von der Patentinhaberin insbesondere angesehen, dass die für die Funktionen notwendigen elektrischen Verbindungen und Verschaltungen einzig und allein über entsprechende Kontaktstellen und Leiterbahnen der Leiterplatte hergestellt werden müssen (Streitpatentschrift Sp 1 Z 45 bis 48).

Dem Streitpatent liegt demgegenüber das technische Problem (die Aufgabe) zugrunde, eine Chipträgeranordnung derart weiterzubilden, so dass eine kompakt aufgebaute, gegen äußere Einflüsse besonders gut geschützte Anordnung mit hoher Anschlusszahl realisierbar ist (vgl Streitpatentschrift Sp 1 Z 54 bis 58).

Gelöst wird dieses Problem bei einer Chipträgeranordnung der vorstehend genannten, bekannten Art durch die im letzten Merkmal des Patentanspruchs 1 gelehrte Maßnahme, wonach eine Vielzahl von ersten Kontaktstellen an der Fußseite des Chip vorhanden sind, über die der Chip zusätzlich elektrisch leitend mit den elektrischen Leiterstrecken des Substrates in Verbindung steht.

Denn insbesondere durch die erfindungsgemäße Merkmalskombination, nämlich dass der Chip auf seiner Kopfseite über mehrere Bondleiter elektrisch leitend mit auf der Oberseite der Leiterplatte vorhandenen Leiterbahnen in Verbindung steht und außerdem an seiner Fußseite eine Vielzahl von Kontaktstellen (Kontaktflächen) vorhanden sind, über die der Chip zusätzlich elektrisch leitend mit den elektrischen Leiterstrecken des Substrates in Verbindung steht, wird auf einfache Art und Weise eine Vielzahl unterschiedlicher Verbindungs- bzw Verschaltungsmöglichkeiten geschaffen, wobei die auf dem Substrat realisierten Verbindungs- bzw Verschaltungsmöglichkeiten zu den Kontaktstellen an der Fußseite des Chips eine platzmäßige Entlastung der Leiterplatte und damit eine kompaktere und - insbesondere durch die die Bondleiter gänzlich umgebende Vergussmasse - gut geschützte Anordnung mit hoher Anschlusszahl schaffen (vgl hierzu auch die in der Streitpatentschrift Sp 1 le Abs bis Sp 2 Abs 1 iVm Sp 2 Z 56 bis 67 genannten Vorteile).

4.) Die Chipträgeranordnung nach dem erteilten Patentanspruch 1 ist gegenüber dem nachgewiesenen Stand der Technik unbestritten neu und beruht diesem gegenüber auch auf einer erfinderischen Tätigkeit. Denn für die entscheidungserhebliche Merkmalskombination, nämlich auf der Kopfseite des Chips mehrere Bondflächen und an dessen Fußseite eine Vielzahl von Kontaktstellen auszubilden, über die der Chip zusätzlich elektrisch leitend mit den elektrischen Leiterstrecken des Substrates in Verbindung steht, gibt der nachgewiesene Stand der Technik dem Fachmann weder einen Hinweis noch eine Anregung. Als zuständiger Durchschnittsfachmann ist vorliegend ein mit der elektrischen Kontaktierung und Halterung von Halbleiterchips auf Leiterplatten befasster, berufserfahrener Applikationsingenieur der Fachrichtung Elektrotechnik oder Physik mit Fachhochschulabschluss anzusehen, der Kenntnisse der Halbleitertechnik besitzt.

Bei der aus der US-Patentschrift 4 729 061 (=D2) bekannten Chipträgeranordnung, von der die Erfindung - wie dargelegt - ausgeht, steht die Fußseite des Chips zur Wärmeableitung in Kontakt mit einer flächigen Kupferschicht (32), die - falls gewünscht - auch einen (einzigen) elektrischen Kontakt über die gesamte Chipfläche an dessen Fußseite bildet. Eine Anregung, von dieser flächigen Kontaktierung der gesamten Chip-Fußseite abzugehen und dort eine Vielzahl von Kontaktstellen zur zusätzlichen elektrischen Kontaktierung des Chips vorzusehen, ist diesem Stand der Technik nicht zu entnehmen, zumal andernfalls die bewusst über die gesamte Fußfläche des Chips zu erfolgende Wärmeableitung nicht mehr gewährleistet wäre.

Entsprechendes gilt auch für die ein Leistungshalbleitermodul betreffende deutsche Offenlegungsschrift 35 38 933 (=D6), wobei es für den Senat schon fraglich ist, ob der Fachmann zur Lösung der dem Streitpatent zugrundeliegenden Aufgabe, eine Chipträgeranordnung für Chips mit hoher Anschlusszahl zu schaffen, diese Druckschrift überhaupt in Betracht zieht. Denn Leistungshalbleiterbauelemente weisen selbst mit zugehöriger Ansteuerschaltung generell nur wenige elektrische Anschlüsse auf. So sind bei dem genannten Stand der Technik ein Leistungstransistor (2) und eine Diode (3) jeweils an ihrer gesamten Fußseite mit einer strukturierten Metallisierung (9) des Substrates (keramische Bodenplatte 6) kontaktiert, über die die Wärmeableitung zu einem Kühlkörper erfolgt und die zugleich als Streifenleitung zur Stromzuführung (Anschlusselemente 12) dient, wohingegen die weitere elektrische Kontaktierung über Bondleiter (15,14) an der Kopfseite der Leistungshalbleiterbauelemente (2,3) erfolgt (vgl die Fig. 1 und 2 mit zugehöriger Beschreibung Sp 2 le Abs bis Sp 4 le Abs).

Soweit die Einsprechende in der mündlichen Verhandlung hierzu geltend macht, für den Fachmann sei es naheliegend, bei Bedarf anstelle des einen (einzigen) Rückseitenkontakts des Halbleiterbauelements dort auch mehrere Kontaktstellen zur elektrischen Kontaktierung zu schaffen und in diesem Zusammenhang auf die Textstelle in Sp 4 Z 24 bis 26 verweist, wonach die ganzflächige Metallisierung auf der Unterseite des Moduls als vorteilhafte Ausgestaltung anzusehen ist, die jedoch nicht unbedingt erforderlich ist, so kann dem nicht gefolgt werden. Denn abgesehen davon, dass die in der angeführten Textstelle genannte ganzflächige Metallisierung mit dem Bezugszeichen 8 - wie aus Fig. 1 iVm Sp 2 Z 58 bis 65 eindeutig hervorgeht - lediglich zur verbesserten Wärmeableitung zu einem nicht dargestellten Kühlkörper und nicht zur elektrischen Kontaktierung der Leistungshalbleiterbauelemente (2,3) dient, hatte der Fachmann keine Veranlassung, von der bei Leistungshalbleiterbauelementen mit vertikalem Stromfluß üblichen ganzflächigen Rückseitenkontaktierung abzugehen, zumal auf der Kopfseite dieser Leistungshalbleiterbauelemente genügend Fläche zur Ausbildung von Bondflächen zur Verfügung steht, wie auch aus der in Fig. 2 gezeigten Draufsicht hervorgeht.

Auch die eine Chipträgeranordnung für Chips vom Drahtbondtyp betreffende PCT-Offenlegungsschrift WO 96/25763(=D7) gibt kein Vorbild dafür, an der Fußseite des Chips eine Vielzahl von Kontaktstellen auszubilden, über die der Chip - zusätzlich zu den Drahtbondkontaktierungen an dessen Kopfseite - elektrisch leitend mit elektrischen Leiterstrecken des Substrates in Verbindung steht. Denn die dort in den Ausführungsformen gemäß Fig. 1 und 2 dargestellten "thermischen vias" (thermal via holes 170) in dem Substrat (24) unterhalb des Chips (150) haben keine Gegenkontaktflächen an der Fußseite des Chips zur Bildung mehrerer elektrischer Kontakte; sie dienen vielmehr der Wärmeableitung und sind - wie aus der Ausführungsform gemäß Fig. 2 hervorgeht - mit einem gemeinsamen Kühlkörper (heat sink 220) verbunden (Beschreibung S 10 Abs 2 bis S 11 Abs 3).

An dieser Beurteilung kann - entgegen der Auffassung der Einsprechenden in der mündlichen Verhandlung bzw in der Beschwerdebegründung (S 4 Abs 1) - auch der Umstand nichts ändern, dass die thermischen vias mit einer Leitpaste gefüllt sind und insoweit elektrisch leitfähig sind (vgl in D7 S 10 vorle Abs). Denn damit soll ersichtlich lediglich der elektrische Massekontakt zum Chip hergestellt werden und zwar alternativ zu der in den Ausführungsformen gemäß Fig. 3 bis 5 dargestellten Chip-Montage unmittelbar auf einer geerdeten Metallschicht (230) aus Kupfer (vgl die Beschreibung S 11 le Abs bis S 15 Abs 1 zu den Figuren 3 bis 5). Wären die mit Leitpaste gefüllten thermischen vias (170) zur elektrischen Kontaktierung einer Vielzahl von Kontaktstellen am Chip (150) gedacht, wie die Einsprechende meint, so würde der gemeinsame Kühlkörper (220 - Fig. 2), an dem die thermischen vias (170) enden, zu einem elektrischen Kurzschluß sämtlicher Kontaktstellen an der Fußseite des Chips führen.

Auch die übrigen von der Einsprechenden noch genannten Entgegenhaltungen D1, D3, D4 und D5 geben dem Fachmann kein Vorbild für die erfindungsgemäße Merkmalskombination, den Chip zusätzlich zu den auf dessen Kopfseite ausgebildeten mehreren Bondkontakten auch auf dessen Fußseite mit einer Vielzahl von Kontaktstellen auszubilden, über die der Chip zusätzlich elektrisch leitend mit elektrischen Leiterstrecken des Substrates in Verbindung steht.

In diesen Druckschriften wird alternativ zu der bekannten Wirebonding-Technik für Chips (Fig. 1 und 3 in D1; Fig. 1 in D3; Abb. 6.2 "Wirebonding" auf S 114 in D4; Fig. 6 und 7 in D5) die sog. Flip-Chip-Technik zur Kontaktierung eines Chips offenbart (Fig. 2, 4 und 5 in D1; Fig. 2 in D3; Abb. 6.2 unten in D4; Sp 2 Z 32 bis 36 und Z 53 bis 61 iVm Fig. 2 in D5), bei der der Chip - lediglich auf den ersten Blick - an dessen Fußseite mit elektrischen Leiterstrecken (Leiterbahnen) des Substrats elektrisch leitend in Verbindung steht. Dabei ist allerdings zu berücksichtigen, dass es sich bei der Flip-Chip-Technik - als Alternative zu der Faceup-Technik des Wirebondings - um eine Facedown-Montage- und Kontaktierungstechnik handelt, bei der der auf seiner (aktiven) Struktur-Oberseite (Kopfseite) mit kleinen Lötkugeln (ball grid array - BGA) versehene Chip umgedreht wird (daher der Name "Flip-Chip") und mit der Kopfseite nach unten ("Facedown") mit den Leiterstrecken des Substrates verlötet wird; dh letztlich handelt es sich beim üblichen Flipchip nicht um Kontaktstellen an der Fußseite des Chips sondern an dessen (umgedrehter) Kopfseite.

Da es sich beim Wirebonding demnach um ein Faceup, bei dem Flipchip-Bonding um eine Facedown-Technik handelt, wobei - wie dargelegt - bei letzterer die (umgedrehte) Kopfseite des Chips elektrisch kontaktiert wird, führt auch ein "Vermischen" beider Technologien bei ein- und demselben Chip - für die der Stand der Technik keine Anregung gibt - nicht in naheliegender Weise zum Gegenstand des Streitpatents. Denn in beiden Fällen werden die Kontaktflächen - wie dargelegt - jeweils auf der (aktiven) Kopfseite des Chips ausgebildet. Insoweit ist im übrigen auch der Hinweis der Prüfungsstelle im Erstbescheid vom 24. Februar 1998 (S 4 Abs 2) irreführend, wonach das Erfindungsmerkmal, dass der Chip auf der Unterseite mit einer Vielzahl von Kontaktflächen mit dem Substrat elektrisch verbunden ist, als "Flip-Chip-Prinzip" bezeichnet ist.

Soweit die Einsprechende in ihrer Beschwerdebegründung vom 2. April 2004 (S 5 Abs 1) unter Hinweis auf die Beschreibung Sp 6 Z 24 bis 27 in der D1 geltend macht, dort sei offenbart, dass alternativ zu den gezeigten Ausführungsformen auch Halbleiterchips verwendet werden können, die an ihrer Unterseite flipchip- gebondet und an der Oberseite gleichzeitig drahtgebondet sein können, so handelt es sich dabei ersichtlich um eine unzutreffende Interpretation dieser Textstelle. Denn aus dieser - als Alternative zu der in Fig. 3 gezeigten Darstellung mit zwei nebeneinander liegenden drahtgebondeten Chips (12) offenbarten - Textstelle ist lediglich zu entnehmen, dass am Substrat (base 52) flipchipgebondete Chips in Kombination mit oder anstelle von drahtgebondeten Chips verwendet werden können. Keinesfalls ist daraus die erfindungsgemäße Lehre herleitbar, bei ein- und demselben Chip an gegenüberliegenden Hauptflächen des Chips beide unterschiedliche Bond-Technologien zur Chip-Kontaktierung anzuwenden.

Für die erfindungsgemäße, für den Halbleiterfachmann am Prioritätstag der vorliegenden Erfindung (26.05.1997) "unorthodoxe" Kombination der ChipKontaktierung mit jeweils einer Vielzahl von elektrischen Kontaktflächen an beiden Hauptflächen des Chips gibt der nachgewiesene Stand der Technik demnach keinen Anhalt. Vielmehr muß es als Verdienst der Patentinhaberin angesehen werden, insoweit die in der Halbleitertechnik üblichen, am Markt eingeführten und bewährten Lösungen und damit eingefahrene Wege der Chip-Kontaktierung verlassen zu haben, was bei der Beurteilung der erfinderischen Tätigkeit mit heranzuziehen ist (vgl hierzu BGH GRUR 1999, 145 Leitsätze 1 und 2, 148 - "Stoßwellen-Lithotripter" mwNachw).

Nach allem ist die Chipträgeranordnung nach dem erteilten Patentanspruch 1 patentfähig.

5.) Mit Patentanspruch 1 haben auch die auf ihn rückbezogenen und daher von seiner Patentfähigkeit getragenen Unteransprüche 2 bis 16 in der erteilten Fassung Bestand, die vorteilhafte und nicht selbstverständliche Ausführungsarten des Gegenstandes nach dem Hauptanspruch betreffen.

6.) Die geltende Beschreibung gemäß Streitpatentschrift erfüllt die an sie zu stellenden Anforderungen hinsichtlich der Wiedergabe des Standes der Technik, von dem die Erfindung ausgeht, und - iVm der Zeichnung - hinsichtlich der Erläuterung der beanspruchten Chipträgeranordnung.

Dr. Tauchert Dr. Meinel Knoll Dr. Häußler Pr

BPatG:
Beschluss v. 09.12.2003
Az: 23 W (pat) 53/01